SAR ADC系列26：系统设计

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已于 2023-04-13 00:49:20 修改

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分类专栏： ADC学习文章标签：学习

于 2023-04-12 21:08:37 首次发布

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串一下知识点：

设计一个高速异步SAR ADC

设计目标：

电路架构：（具体电路看前文）

采样网络：

采样电容：

CDAC开关切换策略：

CDAC阵列冗余设计：

SAR 逻辑

比较器方案：

串一下知识点：

第一章：DFT。每一个做信号链的都应该会懂DFT，怎么仿真，怎么分析，每一根谱线的物理含义这些，每一根谱线都是有来头的，怎么计算得到的。后面引入的相干采样的概念。

第二章：采样网络。上级板采样和下级板采样的优缺点。上级板：简单，和CDAC配合好；但是精度不高，主要体现在沟道电荷和时钟馈通，虽然全差分可以消掉一写，但是消不完全。下级板采样精度高，像开关电容，pipeline ADC很多都采用下级板采样的，有源S/H。然后介绍的一个相当重要的知识点：电荷守恒。见到开关电容就找电荷守恒，找初态终态，这样就不会晕，因为有时中间挺麻烦的。

第三章：CDAC网络。电容的随机失配，可以扩展到电阻、MOS管等所有遵循随机失配高斯分布的器件。数据统计的方法，1sigma什么意义。CDAC开关切换策略，和采样网络的搭配。

第四章：比较器。低速sar ADC的静态Pre-AMP+Latch，失调消除方法OOS、IOS。高速sarADC的Latch比较器。分析方法：将latch拆成好几个等效的放大器，逐个分析每个管子的等效输入offset。可以类推noise的分析。

第五章：sar逻辑。高速异步sar逻辑，和冗余。高速sar逻辑不要被唬住，没什么。主要是冗余，冗余的思想很重要，不光在异步sarADC中。同步sar，pipeline都有。

设计一个高速异步SAR ADC

设计目标：

位数：10bit，采样速率：50MSPS，工艺：SMIC40LL（Low Leakage），电压：1.1V，Vref：电源/地

电路架构：（具体电路看前文）

采样网络：

● 上极板采样：
■ 优点：结构简单
■ 缺点：会引入与信号相关的失真，采样精度有限，一般不超过10Bt精度

●下极板采样：
■ 优点：线性度高，采样精度可以很高
■ 缺点：结构复杂，采样之后的复位动作消耗较大能耗

● 最终方案：上极板采样

采样电容：

● 噪声约束电容：
        ■ 单端采样网络的噪声：KT/C（是电阻的噪声，只是噪声能用电容表示，数值和电阻无关）
        ■ 全差分采样网络的噪声：2*KT/C
        ■ 1pF电容对应的 KT/C 为 ~64uV （典型值可以记下来）

● 匹配约束电容：
■ MSB (~采样电容的一半) 为CDAC线性度的瓶颈
■ 电容越大，匹配越好；电容X4，匹配提升1倍

● 最终方案：自定义mom电容，采样电容（~1pF）

pdk电容单位电容太大，mismatch不可控。定制电容，单位电容可以做的很小，可以区分上下级板，保护好上级板。实际上，我们不是怕寄生，而是怕不知道寄生到哪里去了，用金属包起来，寄生可控，我知道寄生在哪，是什么样的，在设计的时候就能考虑进去。

CDAC开关切换策略：

● 单调开关切换策略：
■ 开始转换时比较器输入共模=AVDD/2，转换过程中比较器输入共模不断降低（或者升高）
■ 比较器输入共模过低会影响Latch比较器的速度、甚至功能。（latch对小信号放大能力较弱，甚至会出现亚稳态，比较时间过长影响到后面的功能，也可能Vcm过低使得比较器不工作了）（看前文latch分析）

● 基于Vcm的开关切换策略：
■ 需要引入一个中间电平VCM=AVDD/2
■ 在先进工艺下，AVDD/2附近的开关不容易实现

● 最终开关切换方案：
        ■ 采用基于VCM的开关切换策略
        ■ 采用“电容分裂”技术将一个下极板接到VCM的电容拆分成2个电容
        ■ 2个分裂电容的下极板分别接到VREF和GND

注意：VDD和GND要加非常大的退耦电容。