第11周-HLS入门实践

一、HLS是什么？与VHDL/Verilog编程技术有什么关系?
1、HLS简介
HLS(High-Level Synthesis),HLS是高层次综合的简称，至于层次的理解。一般分为系统级、算法级、RTL级、门级，开关级。

一般认为RTL级及以下设计是可用的，“层次”即从什么角度去描述想要实现的功能。譬如，a xor b采用门级描述就是a，b是一个异或门的输入；而采用高一点层次描述就是a+b。显然，越低层次的描述越困难

HLS就是从高层次描述，之后综合成可用的网表文件的技术。这里的“高”指采用C、C++等编写程序，而不是传统的HDL语言。然而，实际上Vivado套件中是预先采用Vivado HLS这个软件将C程序转换成为Verilog HDL或者VHDL代码，之后进行下一步操作的，并不是直接综合C代码。

对比：传统的 FPGA 开发，首先写 HDL 代码，然后做行为仿真，最后做综合、时序分析等，最后生成可执行文件下载到 FPGA 使用，开发周期比较漫长。使用 HLS，用高级语言开发可以提高效率。因为在软件中调试比硬件快很多，在软件中可以很容易的实现指定的功能，而且做 RTL仿真比软件需要的时间多上千倍。
HLS与VHDL/Verilog编程技术有什么关系?
RTL（寄存器传输级别，基于 VHDL/Verilog 语言）逐步发展，但 VLSI 系统的复杂性呈指数级增长，使 RTL 设计和验证过程成为生产力的瓶颈。HLS（高级综合）通过提高抽象级别， 可以减少最初的设计工作量，设计人员可以集中精力描述系统的行为，而不必花费时间来实现微体系结构的细节，且验证被加速、设计空间探索(DSE)更快、定位新平台非常简单、软件工程师可以访问 HLS 等这些好处加在一起，减少了设计和验证时间，降低了开发成本，并降低了进行硬件项目的门槛，因此缩短了产品上市时间，并且在异构系统上使用硬件加速已成为更具吸引力的选择。但是在结果质量(QoR)上，HLS 工具还落后于 RTL。

二、2. HLS有哪些关键技术问题？目前存在什么技术局限性？
关键技术问题
字长分析与优化：
FPGA 的一个最主要特点就是可以使用任意字长的数据通路和运算。因此，FPGA 的 HLS 工具不需要拘泥于某种固定长度的表达方式，而可以对设计进行全局或局部的字长优化，从而达到性能提升和面积缩减的双重效果。

循环优化：
循环优化一直是 HLS 优化方法的研究重点和热点。一个流行的循环优化方法，多面体模型的应用非常广泛，在 HLS 里主要被用来将循环语句以空间多面体表示，然后根据边界约束和依赖关系，通过几何操作进行语句调度，从而实现循环的变换。

技术局限性
1、难以预测最终性能及资源利用率：
HLS编译器是静态工具，对理解代码的动态特性没有任何帮助。HLS编译器的行为通常难以预测最终的性能和资源利用率。

HLS实现简单逻辑较为臃肿：
对于一些简单的逻辑，HLS实现结果较为臃肿。一些简单的逻辑，用HDL实现只需要数十行代码，而HLS的实现结果却相当复杂。

HLS对开发人员要求较高：
HLS对开发人员的要求比较高。HLS使用的语言显然不是标准C/C++语言，应该是扩展类C/C++语言。
HLS更适合于已经有现成的、高质量的C算法代码，这时候急需在FPGA上去映射成硬件，非常高效，但是对于有经验的verilog手写设计者，HLS综合工具有时候用得非常麻烦。设计者明知道一个方案是可行的，但是就想不到如何让HLS把C代码变成自己设想的电路。

使用 HLS 完成 led 灯闪烁

打开Vivado HLS并新建一个工程：

 设置工程名及路径：

 选择器件：