为何net delay是负值（数字后端实现时序篇）

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今天吾爱 IC 社区的小编为大家做个关于 cell delay,net delay 方面的干货分享。前阵子在某个交流群看到居然有很多人没见过 “负的 net delay”，甚至不知道为何有 negative delay。看到这个现象小编很震惊！！！经过思考后，觉得一方面他们可能是刚工作一两年的数字后端工程师，另外一方面就是完全没有认真看过甚至没看过 STA 那本宝典。这本宝典堪称静态时序分析的葵花宝典，本文介绍的所有内容均在这本书有非常详细的介绍。公众号有 20 本数字 IC 设计电子书下载资源，有需要的童鞋可以前往下载。

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• 什么是传播延时

传播延时是指信号从逻辑门的输入端到其输出端所需要的时间。

这里引用一个英文的定义（很多时候用中文来描述专业术语，真的很别扭）

It is defined as the difference between the times when the transitioning input reaches 50% of its final value to the time when the output reaches 50% of the final value showing the effect of input change. 这里 50% 被定义为逻辑阈值。

以图 1 中的两输入与门为例。I1 端是一个 constant，value 为 1，I2 端信号波形如图所示。O 为两输入与门的输出。

图 1 propagation delay 示例

传播延时取决于

1.input transition

input transition 越小（即 fast slew），cell delay 越小。在数字后端设计实现中，常常看到 cell delay 比较大的原因之一就是 input transition 比较大（transition 比较差）导致的。

1. output load

输出负载越大，需要给负载充电的时间就越长，因此 cell delay 也就越大。这里顺便提下，有的时候我们为了 balance delay 值，可以通过加 dummy net 来增加 load，从而增大 latency。

那么工具是如何来计算 propgation delay 的呢？

• Liberty 文件

Liberty file 包含每个逻辑门每个输入到输出路径的查找表，我们也称之为 cell arc。这个查找表往往以. lib 或者. db 形式给出。通过查找表，可以得知某个的 input transition 和 output load 所对应的 cell delay 值。Lib 文件部分截图如图 2 所示。由于这个 Table 不可能做到无限大，无限精确，对于不在查找表中的 input transition 和 output load 的组合，工具会利用插值算法来计算 cell delay。这个 Liberty 文件一般是由 fab 提供的，对标准单元进行 K 库获得的。在数字后端实现时需要注意的是 transition 和 load 不要超表。

图 2 cell delay lockup table

• SDF 文件: SDF (Standard Delay Format) is the extracted delay information of a design. The current delay information, as calculated, can be dumped into SDF file. It can, then, be read back. In case SDF is read, delays are not calculated and SDF delays are given precedence.

当前某个 cell 的 output transition 其实就是下一级 cell 的 input transition。因此我们也需要一张表来告诉工具如何计算 output transition 值。这个表如图 3 所示，计算 output transition 值的这个表是一个 3*3 的表格。从表中可以看出 Output transition 值也取决于 input transition 和 output load。

图 3 计算 output transition 的 lookup table

上面介绍了 cell delay 的计算方式，细心的人会发现 cell delay 都是正值。而实际上 cell delay 是存在负 delay 的情况。而且从 propagation delay 的定义可以看出，当 output 的 transition 足够快，完全可能出现 output 50% 电平提前于 input50% 电平，即发生负的 delay 情况，如图 4 所示。

出现负的 net delay 情况如下：

Drive 的驱动能力够大

Input transition 足够小

Output load 比较小

图 4 negative cell delay 示意图

• Net delay

Net Delay refers to the total time needed to charge or discharge all of the parasitic (Capacitance / Resistance / Inductance) of a given Net.

Net delay 的计算往往是将整个 design 中的 net 拆分成若干段来进行的，同时把每段 net 用某种 RC 模型来表征。数字后端实现过程中 net delay 也仅仅是基于特定的 delay 模型来进行 net delay 的估算。PR 工具布线后的 database，需要利用 Start-RC 来进行 RC 抽取，以 SPEF 格式的 RC 文件输出。最后在 Timing signoff 工具 Primetime 中读取这个 RC spef 文件来进行 delay 的计算。更多关于 net delay 估算的模型后续会专门做个讨论。

那么 net delay 可能是负的 delay 值吗？答案是肯定的。在没有 crosstalk 的情况下，net delay 一定是正值。图 5 为一个简单 crosstalk 示例电路。其中 Net N1 为 Victim net，这条 net 边上有一条 net，我们称之为 Aggressor。Net N1 和 Aggressor 之间存在耦合电容 Cc，Cg 为 Net N1 的对地电容。

当 Net N1 有个上升沿的跳变时，且 Aggressor 这条 net 也是从 0 到 1 的跳变，且 transition 变化比 Net N1 还快时，此时就会存在一个负的 crosstalk（假设存在串扰）。正是由于这个 negative 的 crosstalk，反而使得 Net N1 的 transition 反而变得更好了，从而显现出负的 net delay 值。这种情景往往是用于分析 min path 即 hold 场景。

CRPR 能补偿 crosstalk 吗？

图 5 crosstalk effect

所以，对于 hold 分析而言，launch clock path 和 launch data path 上的 crosstalk 应当是 negative crosstalk，capture clock path 和 capture data path 上的 crosstalk 应当是 positive crosstalk。

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