一种片上嵌入式Flash的内建自测试结构的制作方法

【技术领域】

本发明属于soc、dsp等超大规模集成电路的嵌入式flash的可测性设计技术领域，涉及一种片上嵌入式flash的内建自测试结构。

背景技术：

随着集成电路制造工艺步入超深亚微米阶段，嵌入式存储器在soc片上系统芯片中占据的比例越来越大，据预测，到2016年，片上嵌入式存储器的面积将占到复杂soc芯片面积的95％以上。

flash，作为一种基于浮栅技术的非挥发性存储器，具有自身独特的优点：非易失、不需特殊的外部高压即可进行电擦除和重复编程，成本低，密度大。正是基于上述特点，flash被越来越多地应用于嵌入式系统中。然而，随着半导体器件特性尺寸的不断缩小，包括flash在内的嵌入式存储器存在的缺陷类型也越来越多。如何对其进行简洁有效的高覆盖性测试，是超大规模集成电路可测性设计中亟需解决的关键问题。

目前，通过传统的功能测试方法对flash进行的测试，主要存在测试覆盖性低、测试时间长，测试生成困难，测试效率低下等诸多弊端。而依托eda工具，针对片上嵌入式存储器的内建自测试技术已成为存储器的主流测试技术，但鉴于flash的读写、擦除和编程等特点，eda工具对flash的内建自测试技术还不能够有效支持。

当前针对flash的内建自测试研究也有一些成果，“soc嵌入式flash存储器的内建自测试设计”(微电子学与计算机2005年第22卷第4期)一文中介绍的采用硬件方式的存储器内建自测试方案，其利用一块专门的rom存储器存储fbist控制器所需的测试算法和测试进程信息，存储器bist封装器采用裁剪后的ieee1500结构，所有的测试命令和结果都通过wsi/wso串行输入输出。该结构硬件开销较大，测试指令的执行需要依托ieee1500结构，测试控制较为复杂；尤其对于内嵌的多组flash存储器，该方法需要有较大的硬件开销，并且该方法通过总线接口模块将系统总线与fbist控制器连接，在一定程度上依赖处理器的功能和软件的支持，仍然没有摆脱功能性测试的范畴。

技术实现要素：

本发明的目的在于提供一种结构独立、测试控制简单的片上嵌入式flash的内建自测试结构，完全意义上实现芯片级或系统级嵌入式flash的内建自测试。

为实现上述目的，本发明采用以下技术方案：

一种片上嵌入式flash的内建自测试结构，包括自定义控制模块、fbist控制器、erase模块和bypass模块；

自定义控制模块用于擦除操作和读写操作的状态控制与调度；

fbist控制器为读写操作的算法实现电路，flash的读出数据通过fbist控制器内部比较器与期望值进行自动比对，fbist控制器读写操作的执行受控于自定义控制模块，通过测试流程控制实现对控制信号的接收、停止或唤醒算法执行以及擦除操作的执行；

erase模块在自定义控制模块的调度下负责控制flash的擦除操作；

bypass模块用于实现电路全扫描测试模式下的flash旁路功能；

当fbist控制器使能后，fbist控制器发起操作，依据内部控制器状态机与自定义控制模块和erase模块的相互配合，实现对其地址、读写的序列操作和擦除切换，并将读出结果与片上比较器进行测试结果比对，输出结果表征信号，测试结束时，测试完成标识跳高。

进一步，在测试过程中若测试存在失效，则依靠诊断模块，采集失效数据。

进一步，诊断模块由诊断控制、诊断扫描两个状态机及保持控制模块组成，诊断控制状态机实现整个诊断过程的控制，诊断扫描状态机用于控制诊断数据的串行输出。

进一步，诊断模块与fbist控制器通过信号握手的方式实现整个自测试和诊断工作的进行。

进一步，当期望值与实际输出不匹配时，fbist控制器的测试失效信号跳高，并通过failure信号与诊断状态机交互，同时使能内部诊断模块，进入诊断模式，通过保持控制模块控制bist电路在失效诊断阶段算法的保持和恢复，诊断模块通过monitor端口并行采集失效时的相关数据，并将该信息通过dout端口串行输出至片外，待失效信息移位完成，fbist控制器再次启动，继续后续的测试算法操作。

本发明的片上嵌入式flash的内建自测试结构包括自定义控制模块、fbist控制器、erase模块和bypass模块，实现了对flash的内部访问以及测试结果比较，外部仅需一个测试启动信号和控制器时钟信号，在测试结束后通过测试完成标志位与测试失效标志位表征测试结果，同时，通过对诊断串行输出结果的分析，可以掌握flash的失效地址、算法执行状态、读写状态以及输出数据信息，从而为进一步的故障定位提供依据，实现芯片级或系统级嵌入式flash的内建自测试。

本发明和现有技术相比还具有以下有益效果：

(1)本发明测试控制简单，外部仅需触发一个测试启动信号，即可通过内部的状态机操作和算法控制，实现对flash的读写、擦除等序列操作，进而完成片上自测试。

(2)本发明结构独立，避免了对功能处理器和软件的依赖，能够直接表征flaship的正确性。

(3)本发明的测试算法生成、测试执行和测试比对均依靠内部自测试电路自主完成，大大降低了flash测试的难度。

(4)本发明的flash内建自测试结构能够匹配多种主流flash测试算法，依靠自定义算法模型，均可实现硬件算法生成，有效提高了针对flash的故障覆盖。

【附图说明】

图1嵌入式flash内建自测试结构示意图

图2嵌入式flash内建自测试诊断模块示意图

图3片上嵌入式fbist结构应用实例示意图

【具体实施方式】

下面结合附图和具体实施例对本发明作进一步详细描述，但不作为对本发明的限定。

本发明在借鉴存储器bist设计的基础上，通过构建片上flash的fbist控制器及其他控制电路，并自定义算法，来实现针对flaship的内建自测试。

如图1所示，整个自测试结构包括：自定义控制模块、fbist(flashbist)控制器、erase控制和bypass等模块。其中自定义控制模块用于擦除操作和读写操作的状态控制与调度；fbist控制器为读写操作的算法实现电路。flash的读出数据通过fbist控制器内部比较器与期望值进行自动比对。与普通存储器的bist电路不同，读写操作的执行受控于自定义控制模块，通过测试流程控制实现对控制信号的接收、停止或唤醒算法执行以及擦除操作的执行；erase模块在自定义控制模块的调度下负责控制flash的擦除操作。bypass模块用于实现电路全扫描测试模式下的flash旁路功能，以确保fbist控制器的扫描测试覆盖性。

当fbist控制器使能后，fbist控制器发起操作，依据内部控制器状态机与自定义控制模块和擦除模块的相互配合，实现对其地址、读写的序列操作和擦除切换，并将读出结果与片上比较器进行测试结果比对，输出结果表征信号，测试结束时，测试完成标识跳高。若期间，测试存在失效，则可依靠诊断模块，采集失效数据。

诊断模块由诊断控制、诊断扫描两个状态机及保持控制模块组成，如图2所示。诊断控制状态机实现整个诊断过程的控制；诊断扫描状态机用于控制诊断数据的串行输出。诊断模块与fbist控制器通过信号握手的方式实现整个自测试和诊断工作的进行。当期望值与实际输出不匹配时，fbist控制器的测试失效信号跳高，并通过failure信号与诊断状态机交互，同时使能内部诊断模块，进入诊断模式，通过保持控制模块控制fbist控制器在失效诊断阶段算法的保持和恢复，诊断模块通过monitor端口并行采集失效时的相关数据，并将该信息通过dout端口串行输出至片外。待失效信息移位完成，fbist控制器再次启动，继续后续的测试算法操作。

实施例

在某款0.18um工艺的超大规模soc芯片上，集成了四块128k容量的flaship，该ip支持宏擦除和页擦除，功能测试访问耗时较长，且控制较为复杂，为了能够实现针对电路中嵌入式flaship的高效测试，可测性设计时，采用了本发明的片上嵌入式flash内建自测试结构，接口逻辑如图3所示。

设计中，考虑到flash的规模和测试时间，采用了并行测试技术，在本发明内建自测试结构的支持下，对四块128k的flash实现并行测试，由一块fbist控制器统一进行测试控制。当fbist电路使能时，控制器在状态机操作和自定义模块的控制下，依据算法序列，产生测试数据、地址和控制信号，并通过测试流程控制，实现对控制信号的接收、停止或唤醒算法执行以及擦除操作的执行；flash两种擦除模式(宏擦除和页擦除)的切换与操作则在erase模块的控制下进行。通过fbist内部比较器，实现了对flash读取数据的自动比对；当测试失效时，诊断控制电路依据控制器算法执行状态从端口串行输出失效地址、数据和读写状态。

为了实现对flash的高覆盖性测试，设计依据flash的内部工作时序进行了建模，并采用业界认可的针对flash测试具有高覆盖性的cocktail-march和march-ft算法，覆盖写栅极干扰、擦栅极失效、写漏极干扰、擦漏极干扰、读干扰、过擦失效和桥接失效等故障模型。针对flash主存储空间采用cocktail-march算法，算法步骤如下：

{e}↑r1,↑w0r0,↑r0,{e}↓r1,↓w0r0,↓r0

{e}↑w(1100)r(1100),{e}↓w(1100)r(1100)

{e}↑w(0011)r(0011),{e}↓w(0011)r(0011)

{e}↑w(1010)r(1010),{e}↓w(1010)r(1010)

{e}↑w(0101)r(0101),{e}↓w(0101)r(0101)

cocktail-march算法采用了类似普通存储器的经典march算法的数据背景，并根据flash的操作要求，增加了相应的擦除过程({e}为擦除操作)，实现了对flash多种故障的检测。

flash的擦除操作分为宏擦除{me}和页擦除{pe}，为了检测页擦除干扰故障，使用了改进的march-ft-page算法，其步骤如下：

{me}w0

↑pr0,{pe},↑pr1pw0pr0

↓pr0,{pe},↓pr1pw0pr0

r0

在全擦除后对全地址写0，然后分别以升序和降序按页执行读操作和擦除及当前页的读写读操作，并在最后进行全地址读0操作，以此检测出页擦除干扰类故障。

本电路中使用的flash还包含一个256byte的信息存储阵列，在进行内建自测试设计时，测试序列中增加了专门的信息存储阵列选通信号，通过选中信息模块后，通过施加算法，实现了对该部分存储空间的测试。

为简化控制逻辑，针对flash的内建自测试结构与其他存储器内建自测试均通过外部jtag端口实现控制和启动，并可以通过jtag进行结果观测，使flash的内建自测试与整个电路的可测性设计高度融合。基于该结构，我们在v93k测试平台上成功实现了对flaship的测试，有效缩短了测试时间，提高了测试效率。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施方式仅限于此，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单的推演或替换，都应当视为属于本发明由所提交的权利要求书确定专利保护范围。